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,系统级芯片)分解为多个芯粒,分开制备出这些芯粒后,再将它们互联封装在一起,形成完整的复杂功能芯片。这其中,芯粒可以采用不同的工艺进行分离制造,例如对于
cpu
、
gpu
等工艺提升敏感的模块,采用昂贵的先进制程生产;而对于工艺提升不敏感的模块,采用成熟制程制造。同时,芯粒相比于
soc
面积更,可以大幅提高芯片的良率、提升晶圆面积利用率,进一步降低制造成本。此外,模块化的芯粒可以减少重复设计和验证环节,降低芯片的设计复杂度和研发成本,加快产品的
迭代速度。
chiplet
被验证可以有效降低制造成本,已成为头部厂商和投资界关注的热点。
chiplet
的技术核心在于实现芯粒间的高速互联。
soc
分解为芯粒使得封装难度陡增,如何保障互联封装时芯粒连接工艺的可靠性、普适性,实现芯粒间数据传输的大带宽、低延迟,是
chiplet
技术研发的关键。此外,芯粒之间的互联特别是2.5d
、
3d
先进封装会带来电磁干扰、信号干扰、散热、应力等诸多复杂物理问题,这需要在芯片设计时就将其纳入考虑,并对
eda
工具提出全新的要求。
近年来,先进封装技术发展迅速。作为
2.5d
、
3d
封装关键技术的
tsv(
through
silicon
via
,硅通孔)已可以实现一平方毫米
100
万个
tsv
。封装技术的进步,推动
chiplet
应用于
cpu
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